IPO 发表于 2010-11-29 19:03:53

这个枚举有错吗？

这个枚举有错吗？

IPO 发表于 2010-11-29 19:04:05

typedef enum logic{
        IDLE=1<<0,
        ST1 =1<<1,
        ST2 =1<<2,
        ST3 =1<<3,
        ST4 =1<<4
        } cs,ns;

IPO 发表于 2010-11-29 19:04:13

用Verilog 编译时 提示是这里有错

IPO 发表于 2010-11-29 19:04:21

Error (10170): Verilog HDL syntax error at ztj.v(16) near text "}";expecting ";", or ","
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