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› VHDL 不知道错在哪了 我是一个初学者
yanxin85085
发表于 2010-12-13 23:21:38
呵呵,重复赋值,加个选通。
870027359
发表于 2010-12-18 01:51:20
我感觉楼主signal parallel: std_logic_vector(7 downto 0);这个信号加的没什么意义啊,完全可以省去啊!
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VHDL 不知道错在哪了 我是一个初学者