zhiweiqiang33 发表于 2014-6-4 16:09:15

面积与速度折中

具体到我们的FPGA/ASIC设计，这个“鱼”就是面积，而“熊掌”时钟频率（速度）。能不能很好的协调面积与速度的关系，是衡量一个数字逻辑设计 工程师能力的一个重要标准。在本讲座的第二篇里面，会说明各种单元模块的不同面积和速度的基本解构；

在第三篇中，则会通过例子，介绍如何在系统中很好综合 考虑两者的关系，选择比较合适的实现解构。

页: [1]
查看完整版本: 面积与速度折中