Verilog调用VHDL模块时，参数传递问题
Verilog调用VHDL模块时，参数传递问题positive
如题，这是VHDL模块的参数 Generic (
N : positive := 32;
CPOL : std_logic := '0';
CPHA : std_logic := '0';
PREFETCH : positive := 2;
SPI_2X_CLK_DIV : positive := 5);
这是我在verilog模块中例化的部份
#(
.N (N ),
.CPOL (CPOL ),
.CPHA (CPHA ),
.PREFETCH (PREFETCH ),
.SPI_2X_CLK_DIV (SPI_2X_CLK_DIV)
)
现在有两个问题
1.数据类型不一样，比如std_logic对应verilog中的什么数据类型？
2.现在CPU想动态的配置参数，可是不知道怎么弄，总是报错，说“N is not a constant”，难道只能在编译时静态设置吗？
望有这方面经验的大神指点！！！多谢！！！
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