fpga编译问题解决
Error: Node instance "XXX" instantiates undefined entity "XXX".今天在编译verilog的代码时，碰到了这个问题，后来检查发现，是自己在工程中只加入了顶层文件，而没有加入底层文件。我用的是quantus 进行编译，解决方法就是先找到所有的底层文件，在quantus的工具栏的file -->open，打开所有文件，然后在project——>add current file to project，重新编译即可。
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