关于Virtex-5帧地址的疑问
本帖最后由 PZY 于 2014-8-20 19:23 编辑读《Virtex-5FPGA Configuraton User Guide 》（UG191）中的Frame Addressing章节，想了解V-5的帧结构。参考手册131、132页的图6-11和图6-12
我画了V-5的帧结构 如下
但我感觉我画的帧结构是错误的……原因见我第一个问题
我的第一个问题是：
UG191的第129页“A row consists of a stack of basic blocks (20 CLBs, 40 IOBs, 4 block RAMs, etc.)”
一列有20个CLB，而图6-12中只有2个CLB，显然矛盾。
第二个问题是：
UG191第129页也说了一个row由CLB,IOB,block RAMs等组成
我想知道完整的row的组成是什么样的。
第三个问题是：
UG191第131页“The largest Virtex-5 device has a total of 12 rows(6 in each half)”
我想知道任何一个V-5型号的FPGA每个half几个row 该怎么办？
这是UG191《Virtex-5FPGA Configuraton User Guide》的链接：
Virtex-5FPGA Configuraton User Guide
非常感谢您的解答！！
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