论坛 › FPGA技术交流 › 哪位大神指导下列程序错在哪？

dj120110 发表于 2015-1-12 19:20:33

哪位大神指导下列程序错在哪？

一个8分频，输出恒为高电平
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY EVEN_DIVIDER IS
GENERIC(N:INTEGER :=8);
PORT(
CLKIN: IN STD_LOGIC;
CLKOUT:OUT STD_LOGIC;
CNT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)
);
END EVEN_DIVIDER;

ARCHITECTURE RTL OF EVEN_DIVIDER IS
SIGNAL COUNT:INTEGER;
BEGIN
        PROCESS (CLKIN)
                BEGIN
                        IF CLKIN'EVENT AND CLKIN='1' THEN
                                IF COUNT=N-1 THEN
                                        COUNT<=0;
                                ELSE
                                        COUNT<=COUNT+1;
                                        IF COUNT<4 THEN
                                                CLKOUT<='1';
                                        ELSE
                                                CLKOUT<='0';
                                        END IF;
                                END IF;
                        END IF;       
        END PROCESS;
        CNT<=CONV_STD_LOGIC_VECTOR(COUNT,3);
END RTL;
                                       

dj120110 发表于 2015-1-12 20:30:58

自己顶起，希望有人帮助解答

dj120110 发表于 2015-1-13 13:12:40

已找到原因，未赋初值

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