hubin1108 发表于 2015-3-2 10:18:15

菜鸟来请教个时序逻辑问题，开看看哦，给分！

                              //由于是上升沿发送，所以要在SCLK为低电平的时候就准备好数据
                  1,3,5,7,9,11,13,15:
                  if(SCLK_sig)state <= state + 1'b1;
                  else begin
                                IO_r <= data_r[(state >> 1)];
                                SCLK <= 1'b0;
                        end
                  
                  2,4,6,8,10,12,14,16:
                  if(SCLK_sig)state <= state + 1'b1;
                  else SCLK <= 1'b1;

就是逻辑有点搞不清楚，有什么好方法帮助我理解一下昵?

hubin1108 发表于 2015-3-2 10:23:31

自己顶一下！
:D
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