zhiweiqiang33 发表于 2015-4-7 14:15:02

关于verilog语法的问题 求解答

请教下 wire型变量默认是有符号的还是无符号的，我定义的wire型变量到了modelsim里边成了负数了。

zhiweiqiang33 发表于 2015-4-7 14:17:49

改下properties中的radix为无符号就好了
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