FPGA资源优化问题
在使用FPGA过程中，为什么当总逻辑资源到达将近50%的时候，程序虽然能够正常编译，但是使用时其中的时序是错误的，这种情况可否通过资源优化实现，FPGA资源使用上限是多少？ 麻烦说的更清晰一些。我记得在哪里看到过，说altera的资源占用超过了80%无法做时序约束—— 时序约束无法通过。xilinx的情况差不多，但是要好一些。我没有亲自试过，只是记得有这个说法。
你说的这个时序是错误的，指的是时序约束不过呢，还是指硬件波形抓出来发现时序不对呢？
我是觉得50%，应该不至于啊，你去掉增量编译，signalTapII ，等附加条件，再试试
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