1376139719 发表于 2016-5-21 12:34:52

请教VHDL中一些使用方法

对于signal dd:std_logic_vector(4 downto 0):="00001";在程序中对它进行移位变成00010.那么用 dd <= dd sll 1 ;这句话有没有问题，能不能自己左移一位，赋给自己。还有就是信号变量声明时赋值用:=还是用<=。我知道程序中赋值变量:= 信号用<= 但是声明时我不太确定，因为我看到一个源代码，信号声明时赋初值用的是：=。所以我就迷糊了。

1376139719 发表于 2016-5-21 13:10:21

还有 x :out bit_vector(9 downto 0)); 可以这么操作吗 x <= x OR “0000011111”

1376139719 发表于 2016-5-21 14:58:28

还有VHDL编写程序，生成逻辑结构（就是逻辑电路）。对编写程序有什么要求，比如那些函数不能用，那些会造成大面积的开销等
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