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2495461036 发表于 2016-7-27 10:11:10

FPGA SDRAM

FPGA做SDRAM驱动，整个bank读写。 用signal tap仿真，写入时，总线上的数据是对的，从1到65535重复写，读取时，总线上数据顺序是乱的。请问可能是什么原因。

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