ccs 发表于 2016-8-4 08:17:11

如果FPGA前仿正确，后仿输出信号全是高阻是怎么回事？

如果前仿正确，后仿输出信号全是高阻是怎么回事？

除了时钟信号和复位信号，其它都是高阻，是后仿时需要设置什么吗？

后仿我记得老师上课讲的就是直接tools-run eda simulation tool-eda gate level simulation，是前仿后直接这样用就可以后仿了吗？


芙蓉王 发表于 2016-8-4 15:24:55

时序分析不满足，时序设计尽量使用同步设计，还有参考时钟不要太大，这样一般后方基本上是没问题的。
页: [1]
查看完整版本: 如果FPGA前仿正确，后仿输出信号全是高阻是怎么回事？