小舍YZ 发表于 2017-3-3 10:05:40

FPGA与降低动态功耗

FPGA与降低动态功耗

小舍YZ 发表于 2017-3-3 10:07:23

动态功耗是在时钟工作且输入正在开关时的功耗。对CMOS电路，动态功耗基本上确定了总功耗。动态功耗包括几个成分，主要是电容负载充电与放电（内部与I/O）以及短路电流。多数动态功率是内部或外部电容向器件充、放电消耗的。如果器件驱动多个I/O负载，大量的动态电流构成总功耗的主要部分。

小舍YZ 发表于 2017-3-3 10:07:35

对设计中给定的驱动器，动态功耗由下式计算

p=CL×V 2 DD×f

式中，CL是电容负载，VDD是电源电压，f则是开关频率。总功耗是每个驱动器功耗之总和。

小舍YZ 发表于 2017-3-3 10:08:12

由于VDD是固定的，降低内部功耗就要降低平均逻辑开关频率，减少每个时钟沿处的逻辑开关总数、减少连线网络，特别是高频信号连线网络中的电容值。对低功率设计，需要从系统至工艺的每个设计级别中采取相应预防措施，级别越高，效果越好。

逆战 发表于 2017-3-3 13:30:31

降低功耗很重要！

小舍YZ 发表于 2017-3-9 10:35:08

:lol:lol:lol:lol:lol:lol
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