zhiweiqiang33 发表于 2017-3-9 11:45:31

问题求助？ 拜谢？

还有个疑问？在Verilog中可以像C语言一在数组长度框里放变量来读取数组内的指定地址的数据吗？
列：i = 5；
         y = table;

那Verilog里怎么表达和上述C一样的语句？

陈飞龙 发表于 2017-3-10 12:12:26

可以，Verilog里面可以这样定义一个数组
reg a;

最中间的一个数据就是 a
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