RF级模拟技术的All Programmable RFSoC
RF级模拟技术的All Programmable RFSoC为使大规模MIMO系统的商业化成为现实，赛灵思(Xilinx)日前推出了首款采用RF级模拟技术的All Programmable RFSoC。该器件将通信级RF采样数据转换器(配有数字处理子系统)、ARM处理系统与FPGA架构整合到单芯片器件中，在集成度方面取得了重大突破。尤其是模拟到数字信号链得到了硬化DSP子系统的支持，便于模拟设计人员进行灵活配置。据说可将系统功耗和系统尺寸降低50-75%，并达到所需的灵活性以适应不断演进的规范和网络拓扑结构。
JESD204B协议说落伍就落伍
传统的无线电系统通常包含一个处理器、可配置逻辑、连接IP和数据转换器。在高RF频率下工作时，典型的单通道ADC功耗约为2W，DAC功耗约1.25W。而为了随带宽扩展，大多数新型转换器目前也都使用基于JESD204B协议的速率高达12.5Gb/s的高速串行接口。
而开发JESD204A/B协议的初衷，在于解决以高效率且经济省钱的方式互连最新宽带数据转换器与其他系统IC的问题，其动机在于通过采用可调整高速串行接口，对接口进行标准化，降低数据转换器与其他设备(如FPGA和SoC)之间的数字输入/输出数量，用以取代传统CMOS/LVDS接口。
下表对LVDS和JESD204A/B规范进行了对比。在SERDES级，JESD204支持的每通道串行链路速率是LVDS的三倍多；JESD204B则是提供诸如多器件同步、确定延迟和谐波时钟等高级功能的唯一接口。所有通路和通道对确定延迟敏感、需要宽带宽多通道转换器的系统将无法有效使用LVDS或并行CMOS。 LVDS和JESD204规范对比 尽管JESD204B协议的传输速率高达12.5Gb/s，但在Xilinx通讯市场总监Harpinder S Matharu看来，5G时代，对高通道数的系统来说，“与大量分立式转换器建立连接仍然是个不小的I/O挑战。”如果能够通过集成减少组件，不但能大幅降低功耗和封装尺寸，更能够明显简化系统设计。
首先，JESD204B IP核的实现需要时间，要使用宝贵的FPGA架构，并消耗大量的功耗；其次，串行I/O功耗在更高数据速率下会显著增加。不过，最难的还是建立串行链路。12.5Gb/s速度下的信号失真是个问题，大多是通过高损耗低成本铜缆连接运行高线路速率所致。
“这个过程令人不爽，模拟设计人员迫切希望解决。”Harpinder说。
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