zhiweiqiang33 发表于 2017-4-21 13:20:52

大神给予帮助解答，谢谢！

请问前辈们，quartusII中可以把自己写的Verilog封装起来吗？别人可以调用，但是不能看到源码。进一步是不是可以像altera中的LPM那样，给出几个向导界面，选择几个关键因数，然后点击下一步和finish完成设计。这样可以做到吗？

谢谢！
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