陈飞龙 发表于 2017-5-13 14:24:05

数字电路中组合逻辑和时序逻辑的区别？

数字电路中组合逻辑和时序逻辑的区别？

        时序逻辑有记忆性，电路之前的状态会影响输出；组合逻辑没有记忆性，输出只受当前时刻输出的影响；
        在FPGA中时序逻辑一般使用always描述，组合逻辑使用assign描述
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