zhiweiqiang33 发表于 2017-5-19 10:53:23

电路进行RTL综合时遇到的问题？

老师，我这vivadoila逻辑分析仪IP核，已经加载进去了，也例化到RTL了，也下载程序了，为什么点击debug probes的时候，什么信号都没有？求帮助，谢谢。
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