fpga_feixiang 发表于 2017-6-24 09:04:33

FPGA设计中，:=和《=的区别是什么？

一般情况下，使用 <= ， 为“信号”赋值。
信号，是VHDL中基本的寄存器。
:=前面，是变量， 是临时的"导线名称"。
例如，为了计算a+b+c
x:=a+b;
y<=x+c;
这是级联的两个加法器；x只是中间过程。y才是我们想要的结果。
以上，x和y的定义不同， x 是变量类型的； y是信号类型的。

陈飞龙 发表于 2017-6-27 09:15:29

：=可以在定义变量的时候直接赋值
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