基于ISE的实现之布局和布线过程
基于ISE的实现之布局和布线过程布局和布线（Place & Route）：通过读取当前设计的NCD文件，布局布线将映射后生成的物理逻辑单元在目标系统中放置和连线，并提取相应的时间参数。布局布线的输入文件包括NCD和PCF模板文件，输出文件包括NCD、DLY（延时文件）、PAD和PAR文件。在布局布线的输出文件中，NCD包含当前设计的全部物理实现信息，DLY文件包含当前设计的网络延时信息，PAD文件包含当前设计的输入输出（I/O）管脚配置信息，PAR文件主要包括布局布线的命令行参数、布局布线中出现的错误和告警、目标占用的资源、未布线网络、网络时序信息等内容。布局布线步骤的命令与工具非常多：
【Place & Route Report】用以显示布局布线报告；
【Asynchronous Delay Report】用以显示异步实现报告；
【Pad Report】用以显示管脚锁定报告；
【Guide Results Report】用以显示布局布线指导报告，该报告仅在使用布局布线指导文件NCD文件后才产生；
【Generate Post-Place & Route Static Timing】包含了进行布局布线后静态时序分析的一系列命令，可以启动Timing Analyzer分析布局布线后的静态时序；
【View/Edit Place Design（Floorplanner）】和【View/Edit Place Design（FPGA Editor）】用以启动Floorplanner和FPGA Editor完成FPGA布局布线的结果分析、编辑，手动更改布局布线结果，产生布局布线指导与约束文件，辅助Xilinx自动布局布线器，提高布局布线效率并解决布局布线中的问题；
【Analyze Power（XPower）】用以启动功耗仿真器分析设计功耗；
【Generate Post-Place & Route Simulation Model】用以产生布局布线后仿真模型，该仿真模型包含的时延信息最全，不仅包含门延时，还包含了实际布线延时。该仿真步骤必须进行，以确保设计功能与FPGA实际运行结果一致；
【Generate IBIS Model】用以产生IBIS仿真模型，辅助PCB布板的仿真与设计；
【Multi Pass Place & Route】用以进行多周期反复布线；
【Back-annotate Pin Locations】用以反标管脚锁定信息
经过综合后，在过程管理区双击“Implement Design”选项，就可以完成实现，如图4-39所示。经过实现后能够得到精确的资源占用情况，如图4-40所示。
图4-39设计实现窗口
图4-40实现后的资源统计结果
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