Verilog编码规范
Verilog编码规范不同的验证工具对Verilog的限制不同，SOC所采用的验证方法，除了软件模拟，其它都要求代码至少是可综合的。
IEEE的Verilog HDL 标准只是定义了Verilog HDL 语言本身的规范，应当注意的是，并不是所有的用Verilog HDL 语言写的硬件描述都是可以综合的。Verilog HDL 语言中可以被综合的语言支持成为可综合子集。每个厂商的综合工具所支持的可综合子集可能有所不同。因此有必要对不同工具的Verilog语言支持情况加以研究。
良好的编码风格首先要保证功能描述的准确性，同时符合各种验证工具对代码的限制，在此基础上要求速度和面积达到最好的效果。好的编码风格能检查出不满足各种工具要求的所有代码，功能验证可以按照一定的流程顺利实施。如果我们所制定的编码风格不好，没有包含所有的验证工具对编码风格的限制，则需要再重新建模、进行回归测试，不仅阻碍了模拟加速的进度，而且其它的验证方法也需要重新进行。
在整个设计中，都采用相同的风格来编写代码有助于提高代码的可读性，也使调试更加容易。在SOC系统级功能验证中，我们也制定了自己的编码风格，目的不仅仅是提高代码的可读性和方便调试，更重要的是使设计在不同的验证工具之间转换时具有较好的可移植性，有利于SOC系统级功能验证流程的顺利实施，从而提高验证效率。
基于各种验证工具对编码风格的不同限制，我们设计制定了一套规范的编码风格。该编码风格包含了对Verilog代码的诸多规范。
Verilog编码规范 晓灰灰 发表于 2017-7-17 09:59
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