zhiweiqiang33
发表于 2017-7-24 17:19:53
Verilog 设计问题求助
assign c = {1'd0, a} + {1'd0, b};
这句话什么意思啊，求解答！！！
zhiweiqiang33
发表于 2017-7-24 17:21:06
{a,b}是拼接成一个数，而两个数相加的前面各拼接一个1‘d0，是为了进位的需要；
FPGA_one
发表于 2017-7-25 09:13:42
先拼成新的数然后加
zhiweiqiang33
发表于 2017-7-25 10:26:36
是的 感谢同行交流
fpga_feixiang
发表于 2017-7-25 10:57:44
位拼接加法
zhiweiqiang33
发表于 2017-7-25 11:37:48
寇老师 如何通俗易懂的来理解这个知识点呢
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