fpga 发表于 2010-4-8 19:20:24

如何解决亚稳态。（飞利浦－大唐笔试）

如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：

1 降低系统时钟
2 用反应更快的FF
3 引入同步机制，防止亚稳态传播
4 改善时钟质量，用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量要大。

zhouhaiyu 发表于 2010-8-27 11:20:44

学习了！！！呵呵！！！

super1223 发表于 2010-8-31 17:44:36

谢谢分享经验

lichangyun 发表于 2010-10-4 11:41:18

实用！:)将来用得着

shunlang 发表于 2010-10-8 17:11:28

引入同步机制，防止亚稳态传播
:)

jingchao1021 发表于 2010-10-12 15:03:07

学习一下！~

liangdebo 发表于 2010-10-20 20:17:54

:victory:谢谢了！上次笔试没做出来的。

supreme 发表于 2011-4-9 00:17:44

谢谢~~~~~~~~~~~~~~~~~~~~~~~~~~

hng1123 发表于 2011-4-9 08:22:58

谢谢了，用得上啊

saddyxia 发表于 2017-8-21 10:52:40


谢谢了，用得上啊
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