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预览 uart与ddr3通信显示图像，原本一张图像分为了好几次显示，是什么原因啊	ccs 2019-3-7	01106	ccs 2019-3-7 10:09
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预览 Xilinx有没有8*8mm以内体积，并且内部带adc转换器的fpga	ccs 2019-3-7	0968	ccs 2019-3-7 09:50
预览 17.0版本里没有DDIO 这个IP核吗？	ccs 2019-3-7	01070	ccs 2019-3-7 09:48
预览 vhdl和verilog的应用实例	fpga_feixiang 2019-3-6	11131	zhangyukun 2019-3-7 09:40
预览 vhdl和verilog哪个好	fpga_feixiang 2019-3-6	01274	fpga_feixiang 2019-3-6 17:36
预览资料分享：FIR数字滤波器的FPGA实现	晓灰灰 2019-3-4	51517	大鹏 2019-3-6 12:20
预览有人做过fifo乒乓操作吗	ccs 2019-3-4	31125	ccs 2019-3-4 10:27
预览亲们有对nandflash 比较熟悉的吗擦除显示全是坏块，然后就跳过了	ccs 2019-3-3	1940	大鹏 2019-3-3 15:01
预览 Veloce仿真环境下的SoC端到端硬件加速器功能验证	fpga_feixiang 2019-3-3	11022	大鹏 2019-3-3 15:01
预览从 LTE 无线通信算法到 FPGA 原型实现：一套完整的 MATLAB & Simulink 工作流程	fpga_feixiang 2019-3-2	21328	zhangyukun 2019-3-3 09:41
预览调用ip核进行128点的fft，输入数据是16位宽的有符号数，低三位是小数部分，那进行f...	ccs 2019-3-3	0966	ccs 2019-3-3 07:14
预览 microblaze软核的程序空间和内存空间，以及实际占用程序空间和内存空间，在哪个文...	ccs 2019-3-3	0948	ccs 2019-3-3 07:13
预览初学verilog必看	fpga_feixiang 2019-3-2	21212	Sunlife 2019-3-2 16:27
预览 VHDL入门学习-程序组成	fpga_feixiang 2019-2-27	31451	大鹏 2019-3-2 16:03
预览 xilinx芯片器件原理图封装和PCB封装哪里可以找到呢？谢谢	ccs 2019-3-2	0833	ccs 2019-3-2 14:19
预览什么是VHDL语言,有什么用?	fpga_feixiang 2019-2-28	11063	Sunlife 2019-2-28 16:31
预览 vhdl和verilog的区别_vhdl和verilog哪个好？	fpga_feixiang 2019-2-27	11130	Sunlife 2019-2-27 18:04
预览各位大佬，请问跑个跑马灯的nios功耗是多少？	ccs 2019-2-26	01061	ccs 2019-2-26 18:23
预览怎么把已有的逻辑约束到一个地方然后保持不动	ccs 2019-2-26	11018	ccs 2019-2-26 18:23
预览请问ise怎么生成IP的example	ccs 2019-2-25	01052	ccs 2019-2-25 10:19
预览 ise中，跑完综合，在哪个报告中可以看时序是否违例，怎样看	ccs 2019-2-25	0956	ccs 2019-2-25 10:18
预览我买的这款芯片是EP4CE6E22C8N，但是软件里面建工程时只有EP4CE6E22C8，可选这个型..	ccs 2019-2-25	0897	ccs 2019-2-25 10:17
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预览印制电路板电镀生产线的维护与保养	艾弗森 2019-2-22	1915	zxopenhl 2019-2-23 09:33
预览 VHDL语言优点	fpga_feixiang 2019-2-22	31188	zhangyukun 2019-2-23 08:52
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预览为什么ise中的Independent Clocks (RD_CLK, WR_CLK), Built-in FIFO，写使能一直为1，	ccs 2019-2-22	01152	ccs 2019-2-22 10:31
预览如果敏感列表里用的是always@(posedge clk or posedge rst),是否会出现程序跑飞的问题	ccs 2019-2-22	1987	Sunlife 2019-2-22 09:48
预览 fft_real_out_int_n = source_real[9] ? (~source_real[9:0]+1) : source_real;	ccs 2019-2-22	2966	Sunlife 2019-2-22 09:46
预览 VHDL操作符	fpga_feixiang 2019-2-21	11088	zhangyukun 2019-2-22 09:38
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预览 verilog中的可综合与不可综合	fpga_feixiang 2019-2-20	21288	zxopenhl 2019-2-21 09:23
预览问下大家，有人会vivado时序约束吗	ccs 2019-2-20	0984	ccs 2019-2-20 19:33