求助 时序分析碰到308060这个警告

在做高速时序分析时，碰到Critical Warning (308060): (High) Rule D101: Data bits are not synchronized
when transferred between asynchronous clock domains这个警告
有哪位大神知道这个问题出在哪里？

今天刚找到解决办法 其实这个警告只要时序满足 然后对整个电路没有多少影响 如果实在不想看到这个警告 可以点击settings→Design Assistant ，在Design Assistant 中点击取消asynchronous clock domains 前面的√ 然后再次编译就好了