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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › VHDL中 :=与 =>使用区别
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VHDL中 :=与 =>使用区别

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fpga_feixiang 发表于 2018-7-5 14:40:07 | 显示全部楼层 |阅读模式
:=是变量赋值操作符，<=是信号赋值操作符。另外，在给信号、变量赋仿真初值和给常量赋值时，也用":="来赋值。
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zxopenljx 发表于 2025-6-6 10:09:59 | 显示全部楼层
VHDL中 :=与 =>使用区别

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