用Verilog/VHDL实现一个clock generator

用Verilog/VHDL实现一个clock generator 。
要求如下：


a、实现2分频和4分频


b、使两个输出时钟的skew尽可能小


c、受外部噪声影响后，该电路功能可以自行恢复

对于二分频，从clk到clk2f ，delay是：1个 tco 以及1个 td（反相器 ）的延时
对于四分频，就是两个tco，两个td。
那么我在二分频输出之前，增加一个反相器以及一个寄存器就会比较好了。

reg [1:0] cnt;
always @ ( posedge clk )
  begin
     cnt <= cnt + 1'b1;
  end
wire clkdiv2 = cnt[0];
wire clkdiv4 = cnt[1];

clkdiv2和clkdiv4的时钟都是clk->q，所以skew是一样的。 cnt被干扰后最后都会是00->01->10->11。所以会恢复。

恩，好帖，学习一下啊!!!!!!!