锁相环 PLL

PLL 的英文全称为 Phase Locked Loop，中文名叫锁相环，属于模拟电路。该电路的一个特性就是能够将输入的周期信号进行分频和倍频，并最终输出一个或多个稳定的，与输入信号频率和相位相关的信号。例如，我们将一个 50MHz 的有源晶振产生的时钟信号接到 PLL的输入端，然后设置 PLL 的一路输出的倍频和分频系数分别为 5 和 2，则当 PLL 对输入信号完成锁定后，就能在该路输出上得到 125M 的时钟，然后，我们就可以使用该时钟信号作为千兆以太网的 GTX_CLK 时钟信号。另外，对于 SDR SDRAM 存储器，需要两路频率相同，理论相位相差 180 度的时钟信号，Cyclone IV E 的一路 PLL 最多可以支持 5 路输出，因此，可以配置一个两路的 PLL，输出的倍频和分频系数相同，但是第二路信号的输出相位较第一路相差 180 度，这样就能产生 SDRAM 存储器和 SDRAM 控制器工作时分别所需的时钟信号。总结下来就是 PLL 能够通过对输入的时钟信号进行分频、倍频、相位控制，从而得到一路或多路更高或更低的时钟信号。需要注意的是，Cyclone IV E 中，除了 EP4CE6 和 EP4CE10两个容量等级的器件只含有两个 PLL 单元外，其他更高容量的器件均含有 4 个 PLL。