verilog的2分频程序

请大家不要愤我，这么简单的程序还来发，我是初学，我只想在这里记录下我的FPGA学习历程

module verilog_ex2(
                    clk,
                    rst_n,
                    clk_div
                    )
                    ;
input clk;
input rst_n;
output  clk_div;
//-------------------------
reg cnt;
always@(posedge clk or negedge rst_n)
begin
  if (!rst_n)  cnt<=1'b0;
   else cnt<=~cnt;
end
assign  clk_dive=cnt;
endmodule

加油！

Fighting！！

加油，多交流

加油，我也是新手。

我也是新手，努力！！

回复 6# kelvinelf


    谢谢，大家一起努力

把时序逻辑与组合逻辑分开，方法不错，就是程序板式有点不好看

assign  clk_dive=cnt;
是clk_div吧，这么粗心可不好啊~~

回复 9# power_zhy


    嗯，谢谢，以后注意了，你也加油