altera 的FPGA中PLL有clk0~clk3四个输入时钟，能全部用？

天马 · 发表于 2011-9-1 11:26:32

altera 的FPGA中PLL有clk0~clk3四个输入时钟，能全部用？
clk0~clk3都接时钟和只有一个引脚接有什么区别

jiayouhq · 发表于 2011-9-3 13:08:20

一般来说，设计同步电路一个时钟就可以了，设计一些复杂的异步电路，可能一个时钟就满足不了，这时候有四个时钟就ok啊。

njithjw · 发表于 2011-9-10 21:01:50

可以全部使用。Altera的全局时钟引脚进入芯片后首先会进入一个alt_clk_ctrl的全局时钟驱动器（也是一个多选1的选择器），然后将其驱动到全局时钟网络上，每个器件会有多个全局时钟驱动器，和全局时钟网络对应。因此每个时钟引脚都可以使用。

weidebao1985 · 发表于 2011-9-21 09:08:57

我学习过程中也有过这种疑问呢，呵呵

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