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quartus中有个模块编译后被优化掉了 显示该模块Logic cells为0 是什么原因 请教谁知道

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vvt 发表于 2011-9-21 06:48:08 | 显示全部楼层 |阅读模式
quartus中有个模块编译后被优化掉了 显示该模块Logic cells为0 是什么原因 请教谁知道
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FPGA就业培训班招聘学员（保就业）
xpy0601 发表于 2011-9-22 11:41:02 | 显示全部楼层
那是因为你的子模块没有影响到顶层模块的输出，系统在编译时会自动优化掉。
经过编译后，你会发现SignalTap找不到子模块的任何信号节点
至芯科技ZX系列开发板正在火爆发售！
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哦十全_至芯学员 发表于 2011-9-23 22:22:30 | 显示全部楼层
这个之前还真没遇到过 看了楼上的回答 受教了
FPGA工程师就业培训班（保就业）
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