rt,想要编写输入为50MHz系统时钟,输出为10Hz计数时钟的vhdl程序,用按键实现输入,会产生毛刺。。。
想要通过信号的last_active实现去毛刺,但ise显示unsupported Clock statement.,是要包含某个包集合还是什么原因???
求教啊。。。。。。
程序如下:
architecture Behavioral of clk_generate is
SIGNAL TEMP:STD_LOGIC:='0';
begin
PROCESS(CLKIN)
VARIABLE COUNT : INTEGER:=0;
BEGIN
IF(RISING_EDGE(CLKIN) and clkin'last_active>=2 ns)THEN
COUNT:=COUNT+1;
IF(COUNT=250000)THEN
TEMP<= NOT TEMP;
COUNT:=0;
ELSE NULL;
END IF;
END IF;
END PROCESS;
CLK<=TEMP;
end Behavioral;