VHDL和Verilog哪个更好

sdyqf2011 · 发表于 2011-11-22 15:38:48

小弟是刚接触FPGA设计，现在基本上掌握了VHDL的编程规则，但是看到网上大部分程序都是用Verilog编写的，我都看不懂。我狠迷惑是否继续学Verilog，两门语言都掌握。请问各位高手，这两个语言哪个更好用，或者是不是两个都要掌握啊？

fpgaw · 发表于 2011-11-23 14:32:10

verilog

peggyfen · 发表于 2011-12-2 00:38:44

个人喜欢VHDL的那种严谨

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