请问平方加和除法运算如何用verilog实现？

要做一个如下运算：

a、b、c、d均为实时输入的变量
全用IP核实现的话需要8个乘法器和一个除法器的IP核
且延时特别大

请问高手们是否有快速一些的近似算法？

哥们你这挺复杂的，同求解，最近我也做一个东西 是用FPGA做一个32*32位乘法得到的积在加一个32位常数后，再左移32位，最后这个64位数除以一个32位数得到除数，要求整个算法时间不超过500ns，根据硬件，时钟100M，现在也是头痛，乘法可以调乘法器，除法没听过有除法核，只作了32位的移位除法，太慢了。晕 算法简单时间太长，e[31:0]=(((a[31:0]*b[31:0])+c[31:0])<<32)/d[32] ;能帮帮我不？

哥们你这挺复杂的，同求解，最近我也做一个东西 是用FPGA做一个32*32位乘法得到的积在加一个32位常数后，再左移32位，最后这个64位数除以一个32位数得到除数，要求整个算法时间不超过500ns，根据硬件，时钟100M，现在也是头痛，乘法可以调乘法器，除法没听过有除法核，只作了32位的移位除法，太慢了。晕 算法简单时间太长，e[31:0]=(((a[31:0]*b[31:0])+c[31:0])<<32)/d[32] ;能帮帮我不？

哥们你这挺复杂的，同求解，最近我也做一个东西 是用FPGA做一个32*32位乘法得到的积在加一个32位常数后，再 ...
derksyq 发表于 2011-12-6 22:41

   
我用的是ISE， 除法器有核的，不知道你用的是什么
不过除法器的核延迟特别大
挺难办的

大概有多少 我已做了这个的Altera的FPGA， 不过大概有150ns的延时，最主要好像有些不稳定的值（毛刺乱码）。你估计以下除法核延时有多少 最主要是那些不可靠的值

我说的是e[31:0]=(((a[31:0]*b[31:0])+c[31:0])<<32)/d[32] 这个算式的延时