求教 仿真出现HiZ

原代码：
module mytry(a,x,y,z);
    input   a,x,y;
    output  z;
    reg     z;
   
   always@(*)      
     begin
       case(a)
           1   :z=x+y;
           0   :z=x-y;
        default:z=z;
       endcase
       end
  
endmodule

testbench:
`timescale 100ns/1ns
module test;
   
    reg  A,X,Y;
    wire Z;
   
     mytry c1(.a(A),.x(X),.y(Y),.z(Z));
     
    initial
        begin
            #1 A=1;X=1;Y=0;
            #5 A=0;X=0;
        end
  endmodule
仿真结果：a,x,y信号都没有
请问是什么原因呢？

把timescale注释掉，试验一下，其他语法没啥问题，也可能是你的软件问题。

你的testbench写错了，在#1之前添上 A=0;X=0;Y=0;

八成是的软件问题

你什么版本 什么系统