怎样把自己VHDL模块做出IP CORE ？

怎样把自己VHDL模块做出IP CORE ？
自己调试、仿真通过的VHDL 接口模块，怎样把他生成可以供调用的IP CORE?

不会啊，比较有深度

IP核是指用于产品应用专用集成电路（ASIC）或者可编辑逻辑器件（FPGA）的逻辑块或数据块。将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器，SDRAM控制器，PCI接口等等设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。随着CPLD/FPGA的规模越来越大，设计越来越复杂，使用IP核是一个发展趋势。理想地，一个知识产权核应该是完全易操作的--也就是说，易于插入任何一个卖主的技术或者设计方法。通用异步接发报机（UARTs）、中央处理器（CPUs）、以太网控制器和PCI接口（周边元件扩展接口）等都是知识产权核的具体例子。　　
知识产权核心分为三大种类：硬核，中核和软核。硬件中心是知识产权构思的物质表现。这些利于即插即用应用软件并且比其它两种类型核的轻便性和灵活性要差。像硬核一样，中核（有时候也称为半硬核）可以携带许多配置数据，而且可以配置许多不同的应用软件。三者之中最有灵活性的就是软核了，它存在于任何一个网络列表（一列逻辑门位和互相连接而成的集成电路）或者硬件描述语言（HDL）代码中。