altera开发技术问题汇总

TCL · 发表于 2010-5-23 07:59:51

本帖最后由 fpgaw 于 2010-11-22 15:51 编辑

altera开发技术问题汇总

TCL · 发表于 2010-5-23 08:00:28

三态门
Altera 只提供I/O引脚的三态门，不提供内部的三态门。内部三态门被转化成多路选择器。
Altera指出：其实内部三态门毫无意义。

TCL · 发表于 2010-5-23 08:00:56

设计高速电路
当电路的频率比较低时，可以查其Delay Path,查处较大延迟的地方，在可能的地方加入DFF，移动DFF等。纯组合逻辑时延会比较大。

TCL · 发表于 2010-5-23 08:01:20

Setup/Hold Time
仿真时可以检查Setup/Hold Time，如果发现有问题，要调整输入的时钟频率，特别要注意实际电路的频率不能导致该问题！

TCL · 发表于 2010-5-23 08:01:47

同步和异步
异步逻辑主要用组合逻辑来实现控制，容易因时钟传递延时不一致而产生毛刺。如果可能尽量改成同步逻辑。当输出信号用于RESET,CLEAR,PRESET时最好改成同步的！同步逻辑用的门数比异步逻辑多，但对Altera芯片来说同步和异步用的是同样多的LC或MC。
CLIQUE的应用
CLIQUE有利于高速设计，应用于有相关性的逻辑，把设计分成小模块更容易实施CLIQUE。但是Apply CLIQUE at the whole design = No CIQUE at all !!!
组合逻辑设计
组合逻辑容易设计，但要注意处理好毛刺，不要用加固定延时的方式来处理毛刺，最好分析出毛刺产生的原因，然后重新设计新的电路。
编译
为节省时间，可以选择模块，不必所有的都的过程都使用。Smart Recompile可以缩短重新编译的时间。也可以选择WYSIWYG综合方式。并去掉只有定时仿真时需要的SNF Timing Extractor部分。

hng1123 · 发表于 2011-4-5 09:46:01

谢谢啊！！！！！！@@@@@@@@@@

zhiweiqiang33 · 发表于 2013-5-31 20:35:17

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