FPGA内建一SPI接口问题

CYCLONEIII应用中，内设计一个从SPI接口,SPI链上仅是FPGA从SPI时，读写正确；同一SPI链上与其它从器件相接时，读写其它从器件正确，写FPGA从SPI也正确，这从SignalTap中可以测量到，而且在SignalTap中也可以测到在MISO有正确的波形输出，现在的问题是在FPGA从SPI外部的MISO引脚上没有与内部用SignalTap在MISO上所测的正确波形（但MISO引脚上不接其它从器件时，有与用SignalTap在MISO上所测的正确波形），MISO引脚是全0或者全1。MISO在模块中设计为在FPGA从SPI片选未选中时输出高阻。

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