FPGA器件的选择

根据设计要求和综合估算整个电路所需要的管脚和宏单元的个数，本设计选用EPF10K10。它是 Altera 公司FLEX10K系列产品之一，是一种嵌入式可编程逻辑器件。EPF10K10采用CMOS SRAM制靠工艺，使用权SRAM来存储编程数据，具有在系统可编程特性。具体的配置方式有被动型和主动型两种，其中被动型配置是在上电后由计算机通过编译后产生的后缀为SOF的文件利用专门的下载电缆配置芯片。而主动型配置是在上电后由专门的可编程配置芯片（如EPC1441）自动对EPF10K10芯片进行配置。EPF10K10具有高密度（可用逻辑门1万~25万；RAM；6114~4096位，512个宏单元）、高速度、低功耗等特点。芯片内含有专用进位链和级联链及快速通道，故其互连方式十分灵活。

电路设计

本电路采用 Altera 公司的Max -plus 开发平台进行设计。Max -plus 为 Altera 公司的专门开发平台，它包括设计输入、编译、仿真、器件编程等功能。该平台使用方便，允许用户用原理图、VHDL语言、波形图等多种输入方法进行设计。下面介绍系统主要电路的设计。

细分辨向电路

光栅尺信号的细分与辨向是提高光栅尺测量精度的关键性一步。在笔者所参考的关于光栅辨向和细分电路的资料中，很多设计者都没有综合考虑辨向和细分的复杂性，而是把辨向和细分电路分开，辨向电路只对光栅尺的输出信号进行辨向，而不是对细分后的脉冲信号进行辨向，这样实现测量误差仍是光栅尺的栅距。在考虑辨向功能时，应对细分后的信号进行辨向设计，否则不能提高测量精度。

细分辨向电路的原理图如图3所示，光栅尺输出的相差为90 o的方波信号INA、INB经RC滤波和施密特整形后（芯片外处理）输出信号A、B，然后经第一级D触发器后变为A'、B'信号，再经过第二级D触发器变为A”、B”信号。通过D触发器可以对信号进行整形，从而消除了输入信号中尖脉冲带来的影响，这样在后续倍频电路中不再使用权原始信号A、B，因此提高了系统的抗干扰性能。D触发器的时钟由外部有源晶振提供，其频率为1MHz，远高于A、B波形变化的频率，因而可以认为，D触发器的输出端Q能跟踪输入端D的变化。在四倍频辨向电路中，采用组合、时序逻辑实现A'、A”、B'、B”信号进行的逻辑组合。

当光栅尺正向运动时，从CLKADD信号端输出四倍频脉冲，而CLKSUBB端无信号输出。当光栅尺反向运动时，从CLKSUBB信号端输出四倍频脉冲，而CLKADD端无信号输出。CLKADD和CLKSUBB相与后作为可逆计数器的计数脉冲CLK，读出该计数器的值便可得出光栅移动的位置。CLKADD和CLKSUBB信号组成的RS触发器电路可产生ENADD，ENSUBB。ENADD可作为可逆计数器的方向信号。
本系统中的24位计数器采用VHDL语言进行设计。输入信号定义为时钟CLK、方向信号fx =ENADD ,清零信号CLR（后面有介绍）。输出信号定义为24位的计数结果COUNT（23：0）。用VHDL语言来编写实现24位可逆计数器功能。其仿真信号如图5所示。
接口电路

接口电路用原理图法设计，电路包括以下部分：

（1）地址译码电路：输入信号为外部（微处理器、单片机等）的地址线A0~ A4、片选信号线CS、读写控制信号，通过逻辑门电路的连接构成组合逻辑，给每一个内部单元提供使能信号。
（2）锁存接口电路：由于内部各计数单元工作属于动态过程，因此外部微处理器（或单片机等）在读取数据时，应该先给其发出锁存信号然后再读取数据，以保证读出稳定的数据。锁存器输出设计为三态门输出，与外部数据线连接，三态门的使能信号由译码电路提供。
（3）清零电路：电路中设计了清零电路。清零脉冲是通过外部写命令（8位）内部进行译码的方式进行的，而不是使用一根信号线进行清零，这样可以有效地防止在只使用一根信号线时受干扰等原因而引起的误清零现象。
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