各位大侠 上面这段verilog代码有什么问题么？

always @(posedge clk)
begin
        if(wren)
        {       
                if(clr)
                {
                        din_counter <= 12'b0;
                        counter_wr <= 12'b0;//ini_add;
                }                       
                else
                {
                        din_counter <= din_counter+12'b1;
                        counter_wr <= counter_wr+12'b1;
                }
        }
        else
                ;
end

I can.(308980916) 2010/6/10 17:17:19
各位大侠 上面这段代码有什么问题么？

always @(posedge clk)
begin
        if(wren)
        {       
                if(clr)
                {
                        din_counter
IPO 发表于 2010-6-13 07:47

    没有用{}的吧

把{}换成begin_end

把{}换成begin_end