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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 请问verilog中用了两个always之后就不能用assign了吗？
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查看: 1039|回复: 1

请问verilog中用了两个always之后就不能用assign了吗？

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pxpwoa 发表于 2012-9-13 18:56:01 | 显示全部楼层 |阅读模式
如题，用了两个always之后，在用assign把寄存器的值赋给输出端口，总提示错误。
至芯科技ZX系列开发板正在火爆发售！
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FPGA就业培训班招聘学员（保就业）
@HDL现场 该用户已被删除
@HDL现场 发表于 2012-9-14 14:29:09 | 显示全部楼层
请描述好问题再问！ 实在描述不了，请截图上来。 谢谢！
FPGA工程师就业培训班（保就业）
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