求verilog HDL程序代码

麻烦各位啦请高手帮忙指点，我该如何实现以下功能(verilog HDL代码)：当A为高电平，并持续5s，那么B输出为高；如果A为低电平，且持续5s，那么B输出为低。请大家指点迷津，我刚刚学这个。