用verilog语言和vera语言组成的testbench谁会做?

I2C · 发表于 2010-4-9 23:04:06

本帖最后由 fpgaw 于 2011-8-17 13:35 编辑

本人对verilog较熟悉，刚开始学习vera语言；
深切体会到要学好一种语言，就要做过几个项目，在项目中积累经验。
但由于条件有限，这样的项目很难遇到。
各位仁兄，若经历过这样宝贵的项目锻练，能否把源码公开一下，以让大家共同提高。
（最好：电路模块是verilog写的，testbench的其它部分是vera语言写的。）

TCL · 发表于 2011-7-1 15:00:51

但由于条件有限，这样的项目很难遇到

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用verilog语言和vera语言组成的testbench谁会做?

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