FPGA一些笔试题

汉王笔试
下面是一些基本的数字电路知识问题，请简要回答之。
a) 什么是Setup 和Holdup时间？
b) 什么是竞争与冒险现象？怎样判断？如何消除？
c) 请画出用D触发器实现2倍分频的逻辑电路？
d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
e) 什么是同步逻辑和异步逻辑？
f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口
、所存器/缓冲器）。
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
2、 可编程逻辑器件在现代电子设计中越来越重要，请问：
a) 你所知道的可编程逻辑器件有哪些？
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
3、 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包

括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？

飞利浦－大唐笔试归来
1，用逻辑们和cmos电路实现ab+cd
2. 用一个二选一mux和一个inv实现异或
3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
4. 如何解决亚稳态
5. 用verilog/vhdl写一个fifo控制器
6. 用verilog/vddl检测stream中的特定字符串

信威dsp软件面试题～
)DSP和通用处理器在结构上有什么不同，请简要画出你熟悉
的一种DSP结构图
2)说说定点DSP和浮点DSP的定义（或者说出他们的区别）
3）说说你对循环寻址和位反序寻址的理解
4）请写出【－8，7】的二进制补码，和二进制偏置码。
用Q15表示出0.5和－0.5

扬智电子笔试
第一题：用mos管搭出一个二输入与非门。
第二题：集成电路前段设计流程，写出相关的工具。
第三题：名词IRQ,BIOS,USB,VHDL,SDR
第四题：unix 命令cp -r, rm,uname
第五题：用波形表示D触发器的功能
第六题：写异步D触发器的verilog module
第七题：What is PC Chipset?
第八题：用传输门和倒向器搭一个边沿触发器
第九题：画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。

1.什么是Setup 和Holdup时间？
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号
需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图
1。
如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastabi
lity的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被
称为建立时间裕量和保持时间裕量。

图1 建立时间和保持时间示意图

2什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致
叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
3  用D触发器实现2倍分频的逻辑电路？
Verilog描述：
module divide2( clk , clk_o, reset);
   input     clk , reset;
   output   clk_o;
   wire in;
reg out ;
   always @ ( posedge clk or posedge reset)
     if ( reset)
       out <= 0;
         else
           out <= in;
       assign in = ~out;
       assign clk_o = out;
     endmodule

4  什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
  线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不
用oc门可能使灌电流过大，而烧坏逻辑门。
  同时在输出端口应加一个上拉电阻。
5  什么是同步逻辑和异步逻辑？
  同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
6  请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口
、所存器/缓冲器）。
7  你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
  12，5，3.3
TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者
12V。
8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪
些？
PAL，PLD，CPLD，FPGA。
9  试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
module dff8(clk , reset, d, q);
input        clk;
input        reset;
input  [7:0] d;
output [7:0] q;
reg   [7:0] q;
always @ (posedge clk or posedge reset)
   if(reset)
     q <= 0;
   else
     q <= d;
endmodule
10  设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包

括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
  电源的稳定上，电容的选取上，以及布局的大小。
11 用逻辑门和cmos电路实现ab+cd

12 用一个二选一mux和一个inv实现异或
13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Delay < period - setup - hold
14 如何解决亚稳态
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚
稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平
上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

15 用verilog/vhdl写一个fifo控制器
包括空，满，半满信号。
16 用verilog/vddl检测stream中的特定字符串
分状态用状态机写。
17 用mos管搭出一个二输入与非门。
18 集成电路前段设计流程，写出相关的工具。
19 名词IRQ,BIOS,USB,VHDL,SDR
IRQ:   Interrupt ReQuest
BIOS:  Basic Input Output System
USB:  Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR:  Single Data Rate
20  unix 命令cp -r, rm,uname
21 用波形表示D触发器的功能
22 写异步D触发器的verilog module
module dff8(clk , reset, d, q);
input        clk;
input        reset;
input   d;
output  q;
reg q;
always @ (posedge clk or posedge reset)
   if(reset)
     q <= 0;
   else
     q <= d;
endmodule

23  What is PC Chipset?
芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北
桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI
/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟控制器
）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能源管理）
等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。
  除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的8
xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB直接
接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。
24 用传输门和反向器搭一个边沿触发器
25 画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱


1. setup time 和 hold time 不满足情况下应该如何解决？
2. 什么叫做亚稳态，如何解决？
3. Verilog中 => 和 = 有什么区别？
4. 画一个D触发器的原理图（门级），并且用verilog gate level表示出来；
5. 用最少的Mos管画出一个与非门；
6. 写一段finite state machine（主要考察coding style）；


答：如果触发器的setup time/hold time不满足,这个数据就不能被这一时钟打入触发器，
只有在下一个时钟上升沿到来时，数据才能被打入触发器。
在同步系统中，如果触发器的setup time/hold time不满足，就可能产生亚稳态（Metast
ability），导致采样错误。此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于
不确定的状态，在这段时间里Q端毛刺、振荡、固定的某一电压值，而不是等于数据输入端
D的值。这段之间成为决断时间（resolution time）。经过resolution time之后Q端将稳
定到0或1上，但是究竟是0还是1，这是随机的，与输入没有必然的关系。     只要系统中
有异步元件，亚稳态就是无法避免的，因此设计的电路首先要减少亚稳态导致错误的发生
，其次要使系统对产生的错误不敏感。前者需要同步来实现，而后者根据不同的设计应用
有不同的处理办法。     在IC设计中，如果setup time没有满足，只有重新综合，重新约
束计，如果hold time不满足，那么可以在post layout时候fix，也可以在综合时候使用s
et_fix-_hold命令来修正 建立时间和保持时间要看在什么阶段出现问题了，如果在仿真阶
段则必须重新改写代码，在综合阶段则需要通过标准单元的选择调整，如果综合中没有负
的时隙，而在后端设计中出现问题，也可以通过调整布局与布线达到优化设计，并非象楼
上说得，一定要从头综合

士兰微电子网上笔试试题
说明：
1、笔试共分两部分：第一部分为基础篇（必答题）；第二部分为专业
篇（选答题）。
2、应聘芯片设计岗位的同学请以书面形式回答问题并附简历参加应聘面试。
3、如不能参加现场招聘的同学，请将简历和答卷邮寄或发e-mail的形式
（请注明应聘标题）给我们，以便我们对您作出客观、全面的评价。
第一部分:基础篇
（该部分共有试题8题,为必答题，每位应聘者按自己对问题的理解去回答，
尽可能多回答你所知道的内容。若不清楚就写不清楚）。
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一
些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、
RISC、CISC、DSP、ASIC、FPGA等的概念）。
2、你认为你从事研发工作有哪些特点？
3、基尔霍夫定理的内容是什么？
4、描述你对集成电路设计流程的认识。
5、描述你对集成电路工艺的认识。
6、你知道的集成电路设计的表达方式有哪几种？
7、描述一个交通信号灯的设计。
8、我们将研发人员分为若干研究方向，对协议和算法理解（主要应用在
网络通信、图象语音压缩方面）、电子系统方案的研究、用MCU、DSP编程
实现电路功能、用ASIC设计技术设计电路（包括MCU、DSP本身）、电路功能
模块设计（包括模拟电路和数字电路）、集成电路后端设计（主要是指综
合及自动布局布线技术）、集成电路设计与工艺接口的研究。你希望从事
哪方面的研究？（可以选择多个方向。另外，已经从事过相关研发的人员
可以详细描述你的研发经历）。
第二部分：专业篇
（根据你选择的方向回答以下你认为相关的专业篇的问题。一般情况下你
只需要回答五道题以上，但请尽可能多回答你所知道的，以便我们了解你
的知识结构及技术特点。）
1、 请谈谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备
哪些方面的知识？
2、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：
    y=lnx
    其中，x为4位二进制整数输入信号。
          y为二进制小数输出，要求保留两位小数。
    电源电压为3~5v
   假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的
设计全程。
3、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流
流向和控制流流向。简述单片机应用系统的设计原则。
4、请用方框图描述一个你熟悉的实用数字信号处理系统，并做简要的分析；
如果没有，也可以自己设计一个简单的数字信号处理系统，并描述其功能及
用途。
5、画出8031与2716（2K*8ROM）的连线图，要求采用三-八译码器，8031
的P2.5,P2.4和P2.3参加译码，基本地址范围为3000H-3FFFH。该2716有
没有重叠地址？根据是什么？若有，则写出每片2716的重叠地址范围。
6、用8051设计一个带一个8*16键盘加驱动八个数码管（共阳）的原理图。
7、PCI总线的含义是什么？PCI总线的主要特点是什么？
8、请简要描述HUFFMAN编码的基本原理及其基本的实现方法。
9、说出OSI七层网络协议中的四层（任意四层）。
10、中断的概念？简述中断的过程。
11、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险
怎样消除。
12、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完
成。简单原理如下：由P3.4输出脉冲的占空比来控制转速，占空比越大，
转速越快；而占空比由K7-K0八个开关来设置，直接与P1口相连（开关拨
到下方时为"0"，拨到上方时为"1"，组成一个八位二进制数N），要求占
空比为N/256。