用verilog做一个用输出指定的码表示状态的状态机，用assign赋值报错，应该怎么办呢？

用verilog做一个用输出指定的码表示状态的状态机，用assign赋值报错，应该怎么办呢？
如下：
  output lholdA,ads;
  reg [1:0] state;
  assign lholdA = state[1];
  assign ads  = state[0];

error:***Illegal LHS of continuous assign

我特的做了一个实验，用LZ代码生成一个文件，用debussy查看没错的。

感觉没什么错！

谢谢，已经解决了。edacnuser说的LZ和debussy是什么东西啊？

我特的做了一个实验，用LZ代码生成一个文件，用debussy查看没错的