集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
12
返回列表 发新帖
楼主: CTT

Verilog编个小东西 仿真的疑问

[复制链接]
interig 发表于 2010-6-26 12:05:12 | 显示全部楼层
还是建议先买些资料。然后再练习。
eecsseudl 发表于 2010-7-31 20:36:41 | 显示全部楼层
我感觉你的问题出现在时序电路而是用了阻塞赋值,你可以在always @(posedge clk)里面是用非阻塞赋值看看……
Sunlife 发表于 2015-7-20 11:09:02 | 显示全部楼层
      有点看不懂
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-5-6 11:10 , Processed in 0.057202 second(s), 17 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表