使用同一时钟的两个CPLD的输出问题

usb · 发表于 2010-6-26 01:10:21

本帖最后由 fpgaw 于 2010-7-12 13:41 编辑

我做了两个完全一样的PCB板，上面的数字部分都压入了CPLD中，CPLD中的内容也完全一样，其中有一部分是地址计数器，用同一时钟加给两块PCB板的CPLD中的地址计数器的CLK，用示波器同时观察两个的输出信号，就会有一个通道漂动（肯定不是示波器的问题），请高人指点！！！

ups · 发表于 2010-6-26 02:23:29

有一个通道漂动，也就是对应有一个CPLD的输出漂动 
问题似乎变为可靠性和稳定性的问题而非逻辑的问题 
建议多测试几次 
将示波器的两个通道互换测试，确定是那一块板子的输出在漂动 
如果有3个通道的话，建议用输入的时钟同步两个输出的信号 
看一些漂动究竟有多大。 
另外输出信号还经过了什么系统或电路？

UFO · 发表于 2010-6-26 03:23:45

我已经被这个问题困惑大半个月了，两个通道也交换测过，也找过其他示波器试过，基本排除示波器的问题，我直接测的计数器的输出，因为怕受到其他电路的影响，我都拆下来了，应该也不是其他电路的影响，望高人再次指点迷津，感谢万分

CCIE · 发表于 2010-6-26 03:59:03

很正常，两个PCB板，你怎么保证时钟完全同步，时钟在传输过程中达到CPLD内部reg的时间肯定不再同一点上。这酒有了相位差，这个相位差有可能受各种影响而不会完全固定。 
你用一个示波器的两个探头，示波器只能锁定一个通道作为基准，那么相位差就会造成另外一个通道总是锁定不稳。 
 
你这样做有何意义？如果为了比较的话，应该把电路做在一块扳子上，这样虽然不能解决问题，但应该好很多。

CTT · 发表于 2010-6-26 04:58:39

复位信号的宽度一样吗？ 
输入时钟的频率是多少？ 
计数器是多少位的？

VVIC · 发表于 2010-6-26 06:46:37

?????????????

ICE · 发表于 2010-6-26 07:17:56

cpld感觉很怪异，我现在做的这个用cpld就有很多问题，也解决很久了没有解决掉，我快要放弃cpld 了，程序和仿真都没有问题，下载到芯片以后功能就有时正常，有时不正常。

CHAN · 发表于 2010-6-26 07:42:34

原帖由 zengbo84 于 2006-10-21 10:56 发表 
cpld感觉很怪异，我现在做的这个用cpld就有很多问题，也解决很久了没有解决掉，我快要放弃cpld 了，程序和仿真都没有问题，下载到芯片以后功能就有时正常，有时不正常。主要同阁下的编译环境有关。

Sunlife · 发表于 2015-6-17 11:40:42

有一个通道漂动，也就是对应有一个CPLD的输出漂动 
问题似乎变为可靠性和稳定性的问题而非逻辑的问题 
建议多测试几次 
将示波器的两个通道互换测试，确定是那一块板子的输出在漂动 
如果有3个通道的话，建议用输入的时钟同步两个输出的信号 
看一些漂动究竟有多大。 
另外输出信号还经过了什么系统或电路？

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