在verilog中这个(*) 是什么意思呢？

interig · 发表于 2010-6-26 01:44:26

本帖最后由 fpgaw 于 2010-7-12 17:25 编辑

在verilog中可以这样写

always @(*) begin
output = 8'b0;
output = 1'b1;
end
刚开始学习希望诸位大虾帮忙解释

usb · 发表于 2010-6-26 03:34:28

对所有进程中用到的信号敏感，此时该进程其实应该就是组合电路了，比如多路选择器这种

VVIC · 发表于 2010-6-26 03:54:33

有些综合器是不能识别的，最好不要用

tim · 发表于 2010-6-26 05:31:29

支持Verilog2001标准的综合工具就可以

interige · 发表于 2010-6-26 06:47:50

好像是说不论什么情况都回触发吧，最好不要用这样的表达式，人都读不懂，机器就更不好读了，努力加油！

ngtim · 发表于 2010-6-26 07:45:46

那就是等效？<br>
always @(b0 or b1) begin<br>
       output = 8'b0;<br>
       output = 1'b1;<br>
end

longtime · 发表于 2010-6-26 07:59:12

不是公司的代码规范

CCIE · 发表于 2010-6-26 08:46:29

设计时最好不要使用

ANG · 发表于 2010-6-26 09:55:37

应该是2001新加入的，确实不是很好的风格，不建议使用

Sunlife · 发表于 2015-6-24 10:38:51

对所有进程中用到的信号敏感，此时该进程其实应该就是组合电路了，比如多路选择器这种

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