关于verilog模块化设计的问题

原帖由 rocenting 于 2006-10-10 11:37 发表<br>
系统设计的问题其实很恶心 此话怎讲？

一个工程里可以对每个模块进行仿真吗？ 感觉上面说的不是很明白阿

原帖由 cjl1980 于 2006-10-10 15:42 发表<br>
一个工程里可以对每个模块进行仿真吗？ 感觉上面说的不是很明白阿 你只要对不同模块分开写TB就可以进行仿真的

以前规模小都是采用bottom up，只是现在规模大了基本上都是采用top down的设计思想

可以对工程里每个模块方正,具体看你用的EDA软件

一般来说，每个模块都会实现一个特定的功能，然后再将许多个有特定功能 的子模块放入一个顶层模块中，再建立工程。这个工程应该包括你的顶层模块和所有的子模块。<br>
一般来说，每个模块都应该做仿真的，因为只有一开始保证功能 的正确性的时，后面的设计才会更加顺利。